Ang disenyo ng Chip ay isa sa mga prayoridad sa pag-unlad ng bawat bansa, at ang pagpapalawak ng industriya ng disenyo ng maliit na tilad ng Tsina ay makakatulong na mabawasan ang pag-asa ng aking bansa sa mga banyagang chips. Sa mga nakaraang artikulo, ipinakilala ng editor ang pasulong at pabalik na daloy ng disenyo ng maliit na tilad at ang mga prospect ng disenyo ng maliit na tilad. Sa artikulong ito, ipakikilala sa iyo ng editor ang aktwal na kabanata ng disenyo ng chip-ang pag-optimize at pagsasakatuparan ng pagkonsumo ng kuryente ng puno ng orasan sa disenyo ng RFID chip.
1 Pangkalahatang-ideya
Ang UHF RFID ay isang chip ng pagkilala sa dalas ng radio ng UHF. Ang chip ay nagpatibay ng isang passive power supply mode: pagkatapos matanggap ang enerhiya ng carrier, ang RF front-end unit ay bumubuo ng isang Vdd power signal upang maibigay ang buong maliit na tilad upang gumana. Dahil sa mga limitasyon ng sistema ng supply ng kuryente, ang maliit na tilad ay hindi maaaring makabuo ng isang malaking kasalukuyang drive, kaya ang disenyo ng mababang lakas ay naging isang pangunahing tagumpay sa proseso ng pag-unlad ng maliit na tilad. Upang makagawa ang bahagi ng digital circuit ng kaunting pagkonsumo ng kuryente hangga't maaari, sa proseso ng disenyo ng digital na circuit ng lohika, bilang karagdagan sa pagpapasimple ng istraktura ng system (simpleng mga pag-andar, naglalaman lamang ang module ng pag-encode, module ng pag-decode, module ng random na henerasyon ng numero, orasan , i-reset ang module, yunit ng control memory pati na rin ang pangkalahatang module ng kontrol), ang asynchronous na disenyo ng circuit ay pinagtibay sa disenyo ng ilang mga circuit. Sa prosesong ito, nakita namin iyon dahil ang puno ng orasan ay kumokonsumo ng isang malaking bahagi ng pagkonsumo ng kuryente ng digital na lohika (mga 30% o higit pa), ang pagbawas ng pagkonsumo ng kuryente ng puno ng orasan ay naging isang pagbawas din sa pagkonsumo ng kuryente ng digital na lohika at ang lakas ng buong chip chip. Isang mahalagang hakbang para sa pagkonsumo.
2 Chip power komposisyon at mga pamamaraan upang mabawasan ang pagkonsumo ng kuryente
2.1 Ang komposisyon ng pagkonsumo ng kuryente
Larawan 1 Komposisyon ng pagkonsumo ng kuryente ng maliit na tilad
Pangunahing isinasama ng pagkonsumo ng lakas na kuryente ang pagkonsumo ng kuryente sa maikling circuit at pag-flipping ng pagkonsumo ng kuryente, na pangunahing mga sangkap ng pagkonsumo ng kuryente ng disenyo na ito. Ang pagkonsumo ng kuryente na maikling-circuit ay ang panloob na pagkonsumo ng kuryente, na sanhi ng madalian na maikling circuit na sanhi ng P tube at ang N tube na nakabukas sa isang tiyak na sandali sa aparato. Ang paggamit ng kuryente sa paglilipat ng tungkulin ay sanhi ng pagsingil at paglabas ng capacitance ng pag-load sa output ng aparato ng CMOS. Pangunahing kasama ang pagkonsumo ng kuryente na tumagas kasama ang pagkonsumo ng kuryente na sanhi ng subthreshold leakage at leakage ng gate.
Ngayon, ang dalawang pinakamahalagang mapagkukunan ng pagkonsumo ng kuryente ay ang: capacitance conversion at subthreshold leakage.
2.2 Pangunahing pamamaraan upang mabawasan ang pagkonsumo ng kuryente
Larawan 2 Pangunahing pamamaraan upang mabawasan ang pagkonsumo ng kuryente ng maliit na tilad
2.2.1 Bawasan ang boltahe ng suplay ng kuryente Vdd
Boltahe Island: Ang iba't ibang mga module ay gumagamit ng iba't ibang mga boltahe ng suplay ng kuryente.
Pag-scale ng Boltahe na antas ng mulTI: Mayroong maraming mga mapagkukunan ng boltahe sa parehong module. Lumipat sa pagitan ng mga mapagkukunang boltahe na ito ayon sa iba't ibang mga application.
Pag-scale ng Frequency ng Dalas ng Boltahe: Ang na-upgrade na bersyon ng "pag-aayos ng boltahe na multi-level", na pabagu-bagong inaayos ang boltahe ayon sa dalas ng pagtatrabaho ng bawat module.
AdapTIve Voltage Scaling: Isang na-upgrade na bersyon ng DVFS na gumagamit ng isang feedback circuit na maaaring subaybayan ang pag-uugali ng circuit upang ayusin ang boltahe na umaangkop.
Sub-threshold circuit (ang disenyo ay mas mahirap, at mananatili pa rin ito sa saklaw ng pananaliksik sa akademiko)
2.2.2 Bawasan ang dalas f at rate ng turnover A
Pag-optimize ng code (pagkuha ng mga karaniwang kadahilanan, muling paggamit ng mapagkukunan, operand isolaTIon, serial na gawain upang mabawasan ang pinakamataas na pagkonsumo ng kuryente, atbp.)
Gated na orasan
Diskarte sa multi-orasan
2.2.3 Bawasan ang capacitance ng pag-load (CL) at laki ng transistor (Wmos)
Bawasan ang sunud-sunod na mga yunit
Chip area at pagbawas ng scale
Pag-upgrade ng proseso
2.2.4 Bawasan ang kasalukuyang pagtulo ng Ileak
Kontrolin ang boltahe ng threshold (Boltahe ng threshold) (boltahe ng threshold current kasalukuyang pagtulo ↓ kung gumagamit ng MTCMOS, VTCMOS, DTCMOS)
Kontrolin ang boltahe ng gate (Boltahe ng Gate) (sa pamamagitan ng pagkontrol sa boltahe na mapagkukunan ng gate upang makontrol ang kasalukuyang tagas)
Transistor Stack (ikonekta ang mga kalabisan na transistor sa serye, dagdagan ang paglaban upang mabawasan ang kasalukuyang tagas)
Gated power supply (Power gaTIng o PSO) (kapag ang module ay hindi gumagana, patayin ang kapangyarihan upang mabisang mabawasan ang kasalukuyang tagas)
3 Pag-optimize ng pagkonsumo ng kuryente ng puno ng orasan sa RFID chip
Kapag gumagana ang maliit na tilad, ang isang malaking bahagi ng pagkonsumo ng kuryente ay sanhi ng paglilipat ng tungkulin ng network ng orasan. Kung malaki ang network ng orasan, ang pagkawala ng kuryente na dulot ng bahaging ito ay magiging napakalaki. Kabilang sa maraming mga teknolohiyang mababa ang lakas, ang naka-gulong na orasan ay may pinakamalakas na pagpipigil na epekto sa flip power konsumo at panloob na pagkonsumo ng kuryente. Sa disenyo na ito, ang kumbinasyon ng multi-level na teknolohiya na may gated na orasan at isang espesyal na diskarte sa pag-optimize ng puno ng orasan ay nakakatipid ng malaking bahagi ng pagkonsumo ng kuryente. Gumamit ang proyektong ito ng iba't ibang mga diskarte sa pag-optimize para sa pagkonsumo ng kuryente sa disenyo ng lohika, at sinubukan ang ilang mga pamamaraan sa back-end synthesis at pisikal na disenyo. Sa pamamagitan ng maraming pag-optimize ng kuryente at mga pag-ulit sa harap at likod na dulo, ang disenyo ng code ng lohika at ang pinakamaliit na pagkonsumo ng kuryente ay natagpuang Integrated na diskarte.
4.1 Manu-manong magdagdag ng orasan gating sa yugto ng RTL
Larawan 3 Scagram diagram ng naka-gated na orasan
module data_reg (En, Data, clk, out)
input En, clk;
input [7: 0] Data;
output [7: 0] palabas;
laging @ (posedge clk)
kung (En) out = Data;
endmodule
Ang layunin ng yugtong ito ay pangunahin nang dalawa: Ang una ay upang magdagdag ng isang naka-gated na yunit ng orasan upang makontrol ang rate ng paglilipat ng tungkulin at bawasan ang pabagu-bagong paggamit ng kuryente nang mas makatuwiran ayon sa posibilidad ng paglilipat ng relo ng bawat module. Ang pangalawa ay upang makabuo ng isang network ng orasan na may balanseng istraktura hangga't maaari. Makatitiyak na ang ilang mga buffer ng orasan ay maaaring idagdag sa yugto ng pagbubuo ng back-end na puno ng orasan upang mabawasan ang pagkonsumo ng kuryente. Ang yunit ng ICG (Integrated Gating) sa library ng pandayan ng cell ay maaaring direktang magamit sa aktwal na disenyo ng code.
4.2 Ang mga tool sa yugto ng pagbubuo ay naipasok sa pinagsamang gate
Larawan 4 Pagpasok ng orasan sa oras ng pagbubuo ng lohika
#I-set ang mga pagpipilian sa gating ng orasan, ang max_fanout default ay walang limitasyong
set_clock_gating_style -sequential_cell latch \
-positive_edge_logic {integrated} \
-control_point bago \
-control_signal scan_enable
# Lumikha ng isang mas balanseng puno ng orasan sa pamamagitan ng pagpasok ng "palaging naka-enable" na mga ICG
itakda ang power_cg_all_registers totoo
itakda ang power_remove_redundant_clock_gates totoo
read_db design.gtech.db
tuktok ng kasalukuyang_design
link
disenyo ng pinagmulan.cstr.tcl
#Ipasok ang gating ng orasan
insert_clock_gating
sumulat ng libro
#Bumuo ng isang ulat tungkol sa nakapasok na orasan ng gating
report_clock_gating
Ang layunin ng yugtong ito ay upang gamitin ang pinagsamang tool (DC) upang awtomatikong ipasok ang gated unit upang higit na mabawasan ang pagkonsumo ng kuryente.
Dapat pansinin na ang mga setting ng parameter para sa pagpasok ng ICG, tulad ng maximum fanout (mas malaki ang fanout, mas maraming pag-save ng kuryente, mas balansehin ang fanout, mas maliit ang tisyu, depende sa disenyo, tulad ng ipinakita sa figure), at ang setting ng minimum_bitwidth parameter Bilang karagdagan, kinakailangang maglagay ng isang karaniwang bukas na ICG para sa mas kumplikadong mga istraktura ng control ng gate upang gawing mas balanseng ang istraktura ng network ng orasan.
4.3 Pag-optimize ng pagkonsumo ng kuryente sa yugto ng pagbubuo ng puno ng orasan
Larawan 5 Paghahambing ng dalawang mga istraktura ng puno ng orasan (a): uri ng lalim na multi-level; (b): kaunting antas na patag na antas
Una ipakilala ang impluwensya ng mga komprehensibong parameter ng puno ng orasan sa istraktura ng puno ng orasan:
Skew: Cew skew, ang pangkalahatang layunin ng puno ng orasan.
Pagkaantala ng pagpasok (Latency): Ang kabuuang pagkaantala ng landas ng orasan, ginamit upang limitahan ang pagtaas sa bilang ng mga antas ng puno ng orasan.
Max taranstion: Ang maximum na oras ng conversion ay naglilimita sa bilang ng mga buffer na maaaring hinimok ng unang antas na buffer.
Max Capacitance Max Fanout: Ang maximum capacitance ng pag-load at maximum na fanout ay naglilimita sa bilang ng mga buffer na maaaring hinihimok ng first-level buffer.
Ang pangwakas na layunin ng pagbubuo ng puno ng orasan sa pangkalahatang disenyo ay upang mabawasan ang pagdumi ng orasan. Ang pagdaragdag ng bilang ng mga antas at pagbawas sa bawat antas ng fanout ay mamumuhunan ng maraming mga buffer at mas tumpak na balansehin ang latency ng bawat landas ng orasan upang makakuha ng isang mas maliit na hiwi. Ngunit para sa disenyo ng mababang lakas, lalo na kung mababa ang dalas ng orasan, ang mga kinakailangan sa oras ay hindi masyadong mataas, kaya inaasahan na ang antas ng puno ng orasan ay maaaring mabawasan upang mabawasan ang pabagu-bago ng pagkonsumo ng kuryente na lumilipat sanhi ng puno ng orasan. Tulad ng ipinakita sa pigura, sa pamamagitan ng pagbawas ng bilang ng mga antas ng puno ng orasan at pagtaas ng fanout, ang laki ng puno ng orasan ay mabisang mabawasan. Gayunpaman, dahil sa pagbawas ng bilang ng mga buffer, isang puno ng orasan na may mas maliit na bilang ng mga antas kaysa sa isang multi-level na puno ng orasan Halos balansehin ang latency ng bawat landas ng orasan, at makakuha ng isang mas malaking tusok. Maaari itong makita na sa layunin na bawasan ang sukat ng puno ng orasan, ang pagbubuo ng mababang puno ng orasan ay nasa kapinsalaan ng pagtaas ng isang tiyak na hilig.
Partikular para sa RFID chip na ito, gumagamit kami ng proseso ng TSMC 0.18um CMOS LOGIC / MS / RF, at ang dalas ng orasan ay 1.92M lamang, na napakababa. Sa oras na ito, kapag ang orasan ay ginagamit para sa pagbubuo ng puno ng orasan, ginagamit ang mababang orasan upang mabawasan ang sukat ng puno ng orasan. Ang pagbubuo ng orasan ng orasan ng kuryente pangunahin na nagtatakda ng mga hadlang ng pagdumi, latency at transiton. Dahil ang paghihigpit sa fanout ay tataas ang bilang ng mga antas ng puno ng orasan at tataas ang pagkonsumo ng kuryente, ang halagang ito ay hindi nakatakda. Ang default na halaga sa library. Sa pagsasagawa, gumamit kami ng 9 magkakaibang mga hadlang sa puno ng orasan, at ang mga hadlang at komprehensibong resulta ay ipinapakita sa Talahanayan 1.
5 konklusyon
Tulad ng ipinakita sa Talahanayan 1, ang pangkalahatang kalakaran ay ang mas malaki ang target na hilig, mas maliit ang pangwakas na sukat ng puno ng orasan, mas maliit ang bilang ng mga buffer ng puno ng orasan, at mas maliit ang kaukulang dinamiko at static na pagkonsumo ng kuryente. Ito ay i-save ang orasan puno. Ang layunin ng pagkonsumo. Maaari itong makita na kapag ang target na hilig ay mas malaki kaysa sa 10ns, ang pagkonsumo ng kuryente ay karaniwang hindi nagbabago, ngunit ang malaking halaga ng pagdidilig ay magdudulot ng pagkasira ng tiyempo ng paghawak at dagdagan ang bilang ng mga buffer na naipasok kapag inaayos ang tiyempo, kaya't kompromiso dapat gawin. Mula sa tsart na Diskarte 5 at Diskarte 6 ang ginustong mga solusyon. Bilang karagdagan, kapag napili ang pinakamainam na setting ng pag-skew, maaari mo ring makita na mas malaki ang halaga ng paglipat ng Max, mas mababa ang pangwakas na pagkonsumo ng kuryente. Maiintindihan ito na kung mas matagal ang oras ng paglipat ng signal ng orasan, mas maliit ang kinakailangang enerhiya. Bilang karagdagan, ang setting ng pagpigil ng latency ay maaaring mapalaki hangga't maaari, at ang halaga nito ay may maliit na epekto sa huling resulta ng pagkonsumo ng kuryente.
Ang aming iba pang mga produkto:
