Sa mga nagdaang taon, sa mabilis na pag-unlad ng mga computer, digital network, at mga teknolohiya sa telebisyon, ang demand ng mga tao para sa mga de-kalidad na imahe ng telebisyon ay patuloy na tumataas, at ang industriya ng radyo at telebisyon ng aking bansa ay sumailalim sa mabilis na pag-unlad at mabilis na pag-unlad. Ang pagsasahimpapawid ng digital TV satellite, na inilunsad apat na taon na ang nakalilipas, ay nakabuo ngayon ng isang malaking sukat. Ang digital video recording, digital special effects, non-linear editing system, virtual studio, digital broadcast sasakyan, network hard disk arrays, at robotic digital playback system ay sunud-sunod na pumasok sa CCTV at sa mga probinsya at munisipal na istasyon ng TV. Ang pamantayang mataas na kahulugan na digital TV SDTV / HDTV ay nakalista bilang isang pangunahing pambansang pang-agham na proyekto sa industriya ng pagsasaliksik, at ang pilot broadcast ay isinagawa sa Central Radio and Television Tower. Sa kasalukuyan, ang produksyon ng programa ng digital na telebisyon ng aking bansa at ang digital na telebisyon sa terrestrial na pag-broadcast ay masigasig na na-promosyon, at ang "Eleventh Five-Year Plan" ay ang panahon ng paghahanda para sa pangkalahatang paglilipat ng digital television ng aking bansa, at isang mahalagang yugto ng paglipat. ng sistema ng pag-broadcast at telebisyon mula sa analog hanggang digital.
Ang disenyo na ito ay dinisenyo upang makayanan ang kalakaran na ito at upang matugunan ang malaking pangangailangan sa merkado para sa multi-channel ASI / SDI digital video signal optical transmission kagamitan. Ito ay isang kagamitan sa paghahatid na salamin sa mata na gumagamit ng teknolohiyang paghahati ng oras na multiplexing upang sabay na magpadala ng dalawang ASI / SDI digital video signal sa isang optical fiber. Ang disenyo na ito ay maaaring maglatag ng isang matibay na pundasyon para sa pagbuo ng mas mataas na bilis ng asynchronous digital signal kagamitan sa paghahatid ng salamin sa hinaharap.
1. Plano ng pagpapatupad ng system
Ang serial signal ng ASI / SDI ay muling binago ng equalization circuit at na-convert sa isang hanay ng mga kaugalian na signal; pagkatapos ang orasan sa signal ay nakuha sa pamamagitan ng circuit ng pag-recover ng orasan para magamit sa susunod na pag-decode at pag-synchronize ng signal; pagkatapos dumaan sa decoding circuit, Ang serial high-speed signal ay binago sa isang parallel na low-speed signal upang maghanda para sa susunod na proseso ng electrical multiplexing; sa wakas, ang asynchronous signal ay na-synchronize sa lokal na elektrikal na multiplexing na orasan sa pamamagitan ng pagsasaayos ng FIFO circuit, sa gayon napagtanto ang lokal na elektrikal na multiplexing; Pagkatapos ay maililipat sa pagtanggap ng pagtatapos sa pamamagitan ng de-koryenteng / optikal na pagbabago ng optikong module. Matapos matanggap ang signal, ang pagtanggap ng pagtatapos ay dumaan sa isang serye ng mga kabaligtaran na mga circuit ng conversion upang maibalik ang orihinal na ASI / SDI serial signal upang makumpleto ang buong proseso ng paghahatid.
Sa disenyo na ito, ang teknolohiyang elektrikal na multiplexing ng mga signal ng ASI / SDI ang susi sa buong teknikal na link. Dahil ang ASI / SDI signal rate na kinakailangan para sa power multiplexing sa proyekto ay napakataas, ang standard rate umabot sa 270Mbit / s, at hindi ito isang homologous signal multiplexing, mahirap at uneconomical na direktang multiplex ang signal, at kailangan nito ibalik muna Ang orasan ng bawat signal ay nagko-convert ng high-speed serial signal sa isang mababang bilis na parallel signal, at pagkatapos ay inaayos ang bilis ng orasan ng bawat signal sa pamamagitan ng FIFO chip circuit upang makamit ang pagsabay sa lokal na orasan, at pagkatapos ay i-multiplex ang dalawang signal na elektrikal sa pamamagitan ng ang programmable chip, At pagkatapos ay mapagtanto ang paghahati ng multiplex ng paghahati ng oras. Pagkatapos lamang ng seryeng ito ng mga pamamaraan sa pagpoproseso ng signal ay maaaring maisakatuparan ang isang maayos na proseso ng demultiplexing sa pagtanggap, na kung saan ay ang pangunahing puntong panteknikal din ng disenyo.
Bilang karagdagan, ang pag-lock ng electrical multiplexing ay isang problema din. Ang mas maraming mga signal channel, mas mataas ang bilis, mas mahirap itong i-lock, at mas mataas ang mga kinakailangang teknikal para sa layout ng PCB board. Ang problemang ito ay malulutas nang maayos sa pamamagitan ng iba't ibang paggamot tulad ng makatuwirang paglalagay ng iba't ibang mga bahagi at pang-agham na pagsala ng kalat.
2. Hardware circuit
Sa disenyo na ito, ang pangunahing paggamit ay ang pinakabagong malakas at matatag na digital video chipset mula sa National Semiconductor. Ang pag-decode at serial / parallel conversion chip ay CLC011; ang encoding at parallel / serial conversion chip ay CLC020; ang chip sa pag-recover ng orasan ay LMH0046; ang adaptive cable equalisation chip ay CLC014; ang chip ng CPLD ay LC4256V mula sa LATTICE; ang FIFO chip ay IDT72V2105 mula sa IDT.
Ang pantay na bahagi ng proseso ng pagpoproseso ng circuit ay ipinapakita sa Larawan 2. Maaari itong makita mula sa Larawan 2 na ang solong-natapos na input na ASI / SDI serial signal ay nabago pagkatapos na dumaan sa equation circuit at na-convert sa isang hanay ng mga kaugalian na signal, na kung saan ay handa na para sa kasunod na proseso ng pag-recover ng orasan. Matapos maipasa ang equalization circuit, ang kalidad ng signal ay napabuti, at ang input at output signal waveforms ay inihambing tulad ng ipinakita sa Larawan 3.
Larawan 2 Pagbabalanse ng bahagi ng proseso ng pagproseso ng circuit
Larawan 3 Paghahambing ng Waveform ng equalization circuit
Ang bahagi ng pag-recover ng orasan ng proseso ng pagproseso ng circuit ay ipinapakita sa Larawan 4. Maaari itong makita mula sa Larawan 4 na ang mode ng pagtatrabaho ng maliit na tilad ay naitakda nang tama, isang 27M na orasan ang ibinigay nang lokal para magamit ang chip ng pag-recover ng orasan, ang balanseng mataas -Ang bilis ng signal ng pagkakaiba ay pag-input sa maliit na tilad, at ang serial signal ay nakuhang muli matapos maproseso ang maliit na tilas sa orasan dito ay ginagamit ng sumusunod na pag-decode ng bahagi ng circuit. Sa parehong oras, ang chip ay maaari ding suportahan ang pagbawi ng orasan para sa mga signal na may mataas na kahulugan.
Larawan 4 na bahagi ng pag-recover ng relo ng proseso ng pagproseso ng circuit
Ang proseso ng pag-decode ng bahagi ng circuit ay ipinapakita sa Larawan 5. Maaari itong makita mula sa Larawan 5 na ang serial na orasan at serial data na nakuha ng chip sa pag-recover ng oras ay naka-input sa decoding chip, pagkatapos ng serial / parallel conversion, 10-bit ang parallel data at 27M parallel na orasan ay output upang ihanda ang orasan para sa sumusunod na FIFO circuit Ayusin ang paggamit. Ang diagram ng tiyempo ng mga signal sa bawat mode ng pagtatrabaho ay ipinapakita sa Larawan 6.
Larawan 5 Bahagi ng pag-decode ng proseso ng pagproseso ng circuit
Larawan 6 Signal timing diagram ng bawat mode
Ang bahagi ng FIFO ng proseso ng pagpoproseso ng circuit ay ipinapakita sa Larawan 7. Kabilang sa mga ito, ang read orasan ay gumagamit ng 27M parallel na orasan na nakuha ng encoding circuit, at ang panulat na orasan ay gumagamit ng lokal na 27M na orasan. Ang 10-bit parallel signal na dumadaan sa FIFO ay na-synchronize sa lokal na orasan sa pamamagitan ng pagsasaayos upang maghanda para sa kasunod na pag-input sa CPLD para sa electrical multiplexing. Ang pamamaraang elektrikal na multiplexing ng CPLD ay ang mga sumusunod, bukod sa kung saan ang 2BP-S ay ang multiplexing na pamamaraan, at ang 2BS-P ay ang pamamaraang demultiplexing.
Larawan 7 FIFO na bahagi ng proseso ng pagproseso ng circuit
Arkitektura na SKEMATIK ng 2BP-S ay
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_25: std_logic;
Signal N_12: std_logic;
Signal N_13: std_logic;
Signal N_15: std_logic;
Signal N_16: std_logic;
Signal N_17: std_logic;
Signal N_21: std_logic;
Signal N_22: std_logic;
Signal N_23: std_logic;
Signal N_24: std_logic;
Magsimula
I30: G_D Port Map (CLK => N_25, D => N_13, Q => N_22);
I29: G_D Port Map (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Port Map (I => N_22, O => Q0);
I33: G_OUTPUT Port Map (I => N_23, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_25);
I7: G_INPUT Port Map (I => A, O => N_12);
I8: G_INPUT Port Map (I => LD, O => N_21);
I6: G_INPUT Port Map (I => B, O => N_15);
I12: G_2OR Port Map (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 Port Map (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Port Map (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Port Map (A => N_21, B => N_15, Y => N_17);
Tapusin ang SKEMATIK;
Arkitektura na SKEMATIK ng 2BS-P ay
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_5: std_logic;
Signal N_1: std_logic;
Signal N_3: std_logic;
Signal N_4: std_logic;
Magsimula
I8: G_OUTPUT Port Map (I => N_4, O => Q0);
I1: G_OUTPUT Port Map (I => N_5, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_3);
I3: G_INPUT Port Map (I => SIN, O => N_1);
I7: G_D Port Map (CLK => N_3, D => N_4, Q => N_5);
I4: G_D Port Map (CLK => N_3, D => N_1, Q => N_4);
Tapusin ang SKEMATIK;
Ang bahagi ng pag-coding ng proseso ng pagproseso ng circuit ay ipinapakita sa Larawan 8. Matapos matanggap ang data, ang tumatanggap na module ng optiko ay nakukuha ang parallel data at kasabay na orasan sa pamamagitan ng demultiplexing program ng CPLD, at pagkatapos ay mababawi ang orihinal na high-speed serial signal sa pamamagitan ng encoding chip circuit, na kung saan ay sa wakas ay output ng paghahatid aparato pagkatapos na hinihimok ng cable driver chip. Kumpletuhin ang buong proseso ng paglipat. Kabilang sa mga ito, ang pagkakasunud-sunod ng signal ng bahagi ng encoding circuit ay ipinapakita sa Larawan 9.
Larawan 8 Code bahagi ng proseso ng pagproseso ng circuit
Larawan 9 Signal ng tiyempo ng diagram ng encoding circuit
3. pangwakas na pangungusap
Ang disenyo ng hindi magkasabay na asynchronous na ASI / SDI signal na de-koryenteng multiplexing optical transmission kagamitan ay gumagamit ng pinakabagong ASI / SDI signal na elektrikal na multiplexing / demultiplexing na teknolohiya, na maaaring mapagtanto ang paghahati ng oras ng multiplexing na paghahatid ng dalawang mga signal, pinapalitan ang nakaraang pag-divisyon ng alon na multiplexing Ang teknolohiya -based multi-channel asynchronous signal transmission mode na lubos na nakakatipid ng mga gastos sa paggawa at higit na nagpapabuti sa pagiging mapagkumpitensya ng merkado ng mga produkto.
Ang aming iba pang mga produkto:
